SCLKを下げてみた

SDRAMが応答しないので、システムクロック周波数を下げてみました。これはPLL_DIVレジスタでSSELフィールドに値を書き込むと、その値を分周比としてSCLKを変更できます。
TOPPERS/JSP for BF532では、この値は4になっています。つまり、CCLK = 400Mhzの1/4ですからSDRAMのクロック周波数は100MHzです。これを50MHzに変更しました。UARTのボーレートも変わりますが、4800bpsになるだけですのでそれは捨て置きます。ターミナル・エミュレータ側で対処。
結果はピクリとも変わりません。つまり、クロックが高すぎてへぼ基板が追いつかない、と言う構図ではない模様。