Virtex
Xilinx Virtexのセミナーを聞いてきました。いろいろ面白い話が。
18x25
乗算器の入力が16bit x 25bitであることに対して質問がありました。「単精度浮動小数点のためです」とのこと。それ以上の説明はありませんでしたが、これだけで十分合点がいきます。
IEEEの単精度浮動小数点フォーマットでは、仮数部は23bitです。これに隠しビット1bitと符号ビット1bitを加えると25bitになります。25bit x 25bit の乗算の実装を考えましょう。18x18の乗算器なら4つ必要です。が、18x25の乗算器なら2つですみます。あったまいいー。
FIRフィルタ コンパイラ
特性を見ながら設計できるのはそれほど珍しくありませんが、リソースと演算時間の兼ね合いを制御できるのが面白かったです。
世界征服
FIRフィルタ・コンパイラはVHDLではなくネットリストを吐きます。そのため、ASICに移ることができません。VHDLによる移植性のよさがFPGAのひとつのメリットですが、完全にそれをスポイルしています。
「われわれはASICはなくなると考えています」
とのこと*1。
*1:もちろん苦笑いしながら言っていた
